25AA256-I/SN

Les signaux de bus requis sont une entrée d'horloge (SCK) ainsi que des lignes d'entrée de données (SI) et de sortie de données (SO) séparées. L'accès au composant est contrôlé par l'entrée de sélection Chip Select (CS). La communication peut être mise en pause via la broche de maintien (HOLD). Pendant que le périphérique est en pause, les transitions sur ses entrées seront ignorées à l'exception de l'entrée sélection CS qui permet à l'hôte de signaler des interruptions de priorité supérieure.

• Technologie CMOS faible consommation
• Organisation 32768 x 8 bits
• Page 64 octets
• Cycle effacement / écriture avec temps automatique (5ms max.)
• Bloquer la protection en écriture - Protection: aucune, 1/4, 1/2 ou complète
• Protection en écriture intégrée - Circuit de protection des données sous/hors tension
• Lecture séquentielle
• Cycles Effacement/ Écriture 1000 000 cycles garanties
• Rétention de donnée <gt/>200 ans
• Protection ESD <gt/>4000V

Avertissements

Dispositif sensible aux ESD, prendre les précautions appropriées lors de sa manipulation. La demande du marché pour ce produit a entraîné un allongement des délais. Les dates de livraison peuvent fluctuer. Produit exempt de remises.